Bibliotecas escritas em SystemVerilog

cheshire

Um SoC RISC-V de 64 bits compatível com Linux mínimo construído em torno do CVA6 (pela plataforma pulp).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Implementação FPGA precisa do ciclo de várias variantes de CPU 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Extensões Verilog para Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->Ponte SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementação de soft-microcontrolador de um ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Módulo I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Processamento de vídeo em tempo real com filtros Gaussian + Sobel visando Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine com Novel Dataflow permitindo 70,7 Gops/mm2 em TSMC 65nm GP para VGG16 de 8 bits.
  • 15

SVA-AXI4-FVIP

YosysHQ SVA AXI Propriedades.
  • 14
  • ISC

libsv

Uma biblioteca IP de hardware digital parametrizada SystemVerilog de código aberto.
  • 13
  • MIT

ndk-app-minimal

Aplicação mínima baseada em Network Development Kit (NDK) para placas FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Controlador de interrupção rápida RISC-V (pela plataforma pulp).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Módulos RTL SystemVerilog comuns para RgGen.
  • 9
  • MIT

mips_cpu

MIPS de ciclo único de 32 bits.
  • 9

hardcloud

FPGA como um dispositivo de descarregamento OpenMP.
  • 9
  • Apache License 2.0

risc-v-single-cycle

Uma CPU Risc-V de 32 bits de ciclo único.
  • 8

rp32

Processador RISC-V com CPI=1 (cada instrução executada em um único ciclo de clock).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA de baixa latência 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Este repositório contém diferentes módulos que executam operações aritméticas. (por GabbedT).
  • 2
  • MIT

v_fplib

Biblioteca Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

processador picoMIPS fazendo transformação afim.
  • 1
  • MIT

RV32-Apogeo

Um RISC-V de 32 bits, 7 estágios, fora de serviço, processador especulativo de edição única. O núcleo implementa as extensões B, C e M. Os caches I e D estão disponíveis..
  • 1
  • MIT

risc-v_pipelined_cpu

CPU RISC-V com pipeline de 5 estágios, escrita em SystemVerilog.
  • 0

FPGAprojects

Códigos Verilog para projetos FPGA que fiz em 2019, incluindo CPU MIPS com pipeline de 5 estágios.
  • 0

TCB

Barramento fortemente acoplado, baixa complexidade, barramento de sistema de alto desempenho.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Aprendendo o básico do Systemverilog, testbench e muito mais.
  • 0

osdr-q10

Arquivos de projeto de âncora Orion, firmware e código FPGA.
  • 0